摘要：该设计是基于Verilog编程语言的任意分频器。分频器是数字系统设计中最常见的电路之一。在数字系统的设计中，通常需要用奇偶或十进制时间来划分时钟。本文提出了一种具有任意分频比的数字分频器的设计原理，实现了任意参考频率的分频。本设计使用Quartus II软件编写verilog HDL硬件描述语言程序，实现输入脉冲的任意分频输出功能，并可以使用Modelsim软件编写激励文件、模拟输入和观察波形。